Adopción de Verilog en materias de diseño digital

Autores
Gho, Edgardo; Maidana, Carlos; Hnatiuk, Jair
Año de publicación
2023
Idioma
español castellano
Tipo de recurso
documento de conferencia
Estado
versión publicada
Descripción
El presente trabajo describe la migración realizada por el grupo de investigación en lógica programable (GILP-UNLaM) del lenguaje descriptivo de hardware VHDL hacia Verilog. Esto se realizó en el marco de un proyecto de investigación sobre la arquitectura RISC-V, cuyo objetivo consistió en migrar el núcleo de un procesador RISC-V previamente elaborado por dicho grupo en VHDL a Verilog. El desarrollo del procesador RISC-Vp escrito en VHDL fue limitado en ciertas pruebas debido a que las herramientas de desarrollo y depuración ofrecen algunos análisis solo a proyectos diseñados usando Verilog. Surgió entonces la necesidad de migrar el desarrollo a Verilog y adoptar el mismo como lenguaje predeterminado para nuevos diseños. Como resultado intermedio de esta migración se elaboró un curso de aprendizaje de diseño digital utilizando Verilog como lenguaje descriptivo de hardware. Se analizan la necesidad de dicho curso y los objetivos que busca alcanzar el mismo. Actualmente se encuentra incorporado dentro de la currícula de Ingeniería en Electrónica en la materia de programación de hardware.
Red de Universidades con Carreras en Informática
Materia
Ciencias Informáticas
Verilog
HDL
VHDL
RISC-V
FPGA
Nivel de accesibilidad
acceso abierto
Condiciones de uso
http://creativecommons.org/licenses/by-nc-sa/4.0/
Repositorio
SEDICI (UNLP)
Institución
Universidad Nacional de La Plata
OAI Identificador
oai:sedici.unlp.edu.ar:10915/163463

id SEDICI_ffa5cc080b06de131c8b418bb0fde406
oai_identifier_str oai:sedici.unlp.edu.ar:10915/163463
network_acronym_str SEDICI
repository_id_str 1329
network_name_str SEDICI (UNLP)
spelling Adopción de Verilog en materias de diseño digitalGho, EdgardoMaidana, CarlosHnatiuk, JairCiencias InformáticasVerilogHDLVHDLRISC-VFPGAEl presente trabajo describe la migración realizada por el grupo de investigación en lógica programable (GILP-UNLaM) del lenguaje descriptivo de hardware VHDL hacia Verilog. Esto se realizó en el marco de un proyecto de investigación sobre la arquitectura RISC-V, cuyo objetivo consistió en migrar el núcleo de un procesador RISC-V previamente elaborado por dicho grupo en VHDL a Verilog. El desarrollo del procesador RISC-Vp escrito en VHDL fue limitado en ciertas pruebas debido a que las herramientas de desarrollo y depuración ofrecen algunos análisis solo a proyectos diseñados usando Verilog. Surgió entonces la necesidad de migrar el desarrollo a Verilog y adoptar el mismo como lenguaje predeterminado para nuevos diseños. Como resultado intermedio de esta migración se elaboró un curso de aprendizaje de diseño digital utilizando Verilog como lenguaje descriptivo de hardware. Se analizan la necesidad de dicho curso y los objetivos que busca alcanzar el mismo. Actualmente se encuentra incorporado dentro de la currícula de Ingeniería en Electrónica en la materia de programación de hardware.Red de Universidades con Carreras en Informática2023-04info:eu-repo/semantics/conferenceObjectinfo:eu-repo/semantics/publishedVersionObjeto de conferenciahttp://purl.org/coar/resource_type/c_5794info:ar-repo/semantics/documentoDeConferenciaapplication/pdfhttp://sedici.unlp.edu.ar/handle/10915/163463spainfo:eu-repo/semantics/altIdentifier/isbn/978-987-3724-66-4info:eu-repo/semantics/altIdentifier/isbn/978-987-3724-67-1info:eu-repo/semantics/reference/url/https://sedici.unlp.edu.ar/handle/10915/162004info:eu-repo/semantics/reference/url/https://sedici.unlp.edu.ar/handle/10915/161620info:eu-repo/semantics/openAccesshttp://creativecommons.org/licenses/by-nc-sa/4.0/Creative Commons Attribution-NonCommercial-ShareAlike 4.0 International (CC BY-NC-SA 4.0)reponame:SEDICI (UNLP)instname:Universidad Nacional de La Platainstacron:UNLP2025-09-03T11:14:56Zoai:sedici.unlp.edu.ar:10915/163463Institucionalhttp://sedici.unlp.edu.ar/Universidad públicaNo correspondehttp://sedici.unlp.edu.ar/oai/snrdalira@sedici.unlp.edu.arArgentinaNo correspondeNo correspondeNo correspondeopendoar:13292025-09-03 11:14:56.626SEDICI (UNLP) - Universidad Nacional de La Platafalse
dc.title.none.fl_str_mv Adopción de Verilog en materias de diseño digital
title Adopción de Verilog en materias de diseño digital
spellingShingle Adopción de Verilog en materias de diseño digital
Gho, Edgardo
Ciencias Informáticas
Verilog
HDL
VHDL
RISC-V
FPGA
title_short Adopción de Verilog en materias de diseño digital
title_full Adopción de Verilog en materias de diseño digital
title_fullStr Adopción de Verilog en materias de diseño digital
title_full_unstemmed Adopción de Verilog en materias de diseño digital
title_sort Adopción de Verilog en materias de diseño digital
dc.creator.none.fl_str_mv Gho, Edgardo
Maidana, Carlos
Hnatiuk, Jair
author Gho, Edgardo
author_facet Gho, Edgardo
Maidana, Carlos
Hnatiuk, Jair
author_role author
author2 Maidana, Carlos
Hnatiuk, Jair
author2_role author
author
dc.subject.none.fl_str_mv Ciencias Informáticas
Verilog
HDL
VHDL
RISC-V
FPGA
topic Ciencias Informáticas
Verilog
HDL
VHDL
RISC-V
FPGA
dc.description.none.fl_txt_mv El presente trabajo describe la migración realizada por el grupo de investigación en lógica programable (GILP-UNLaM) del lenguaje descriptivo de hardware VHDL hacia Verilog. Esto se realizó en el marco de un proyecto de investigación sobre la arquitectura RISC-V, cuyo objetivo consistió en migrar el núcleo de un procesador RISC-V previamente elaborado por dicho grupo en VHDL a Verilog. El desarrollo del procesador RISC-Vp escrito en VHDL fue limitado en ciertas pruebas debido a que las herramientas de desarrollo y depuración ofrecen algunos análisis solo a proyectos diseñados usando Verilog. Surgió entonces la necesidad de migrar el desarrollo a Verilog y adoptar el mismo como lenguaje predeterminado para nuevos diseños. Como resultado intermedio de esta migración se elaboró un curso de aprendizaje de diseño digital utilizando Verilog como lenguaje descriptivo de hardware. Se analizan la necesidad de dicho curso y los objetivos que busca alcanzar el mismo. Actualmente se encuentra incorporado dentro de la currícula de Ingeniería en Electrónica en la materia de programación de hardware.
Red de Universidades con Carreras en Informática
description El presente trabajo describe la migración realizada por el grupo de investigación en lógica programable (GILP-UNLaM) del lenguaje descriptivo de hardware VHDL hacia Verilog. Esto se realizó en el marco de un proyecto de investigación sobre la arquitectura RISC-V, cuyo objetivo consistió en migrar el núcleo de un procesador RISC-V previamente elaborado por dicho grupo en VHDL a Verilog. El desarrollo del procesador RISC-Vp escrito en VHDL fue limitado en ciertas pruebas debido a que las herramientas de desarrollo y depuración ofrecen algunos análisis solo a proyectos diseñados usando Verilog. Surgió entonces la necesidad de migrar el desarrollo a Verilog y adoptar el mismo como lenguaje predeterminado para nuevos diseños. Como resultado intermedio de esta migración se elaboró un curso de aprendizaje de diseño digital utilizando Verilog como lenguaje descriptivo de hardware. Se analizan la necesidad de dicho curso y los objetivos que busca alcanzar el mismo. Actualmente se encuentra incorporado dentro de la currícula de Ingeniería en Electrónica en la materia de programación de hardware.
publishDate 2023
dc.date.none.fl_str_mv 2023-04
dc.type.none.fl_str_mv info:eu-repo/semantics/conferenceObject
info:eu-repo/semantics/publishedVersion
Objeto de conferencia
http://purl.org/coar/resource_type/c_5794
info:ar-repo/semantics/documentoDeConferencia
format conferenceObject
status_str publishedVersion
dc.identifier.none.fl_str_mv http://sedici.unlp.edu.ar/handle/10915/163463
url http://sedici.unlp.edu.ar/handle/10915/163463
dc.language.none.fl_str_mv spa
language spa
dc.relation.none.fl_str_mv info:eu-repo/semantics/altIdentifier/isbn/978-987-3724-66-4
info:eu-repo/semantics/altIdentifier/isbn/978-987-3724-67-1
info:eu-repo/semantics/reference/url/https://sedici.unlp.edu.ar/handle/10915/162004
info:eu-repo/semantics/reference/url/https://sedici.unlp.edu.ar/handle/10915/161620
dc.rights.none.fl_str_mv info:eu-repo/semantics/openAccess
http://creativecommons.org/licenses/by-nc-sa/4.0/
Creative Commons Attribution-NonCommercial-ShareAlike 4.0 International (CC BY-NC-SA 4.0)
eu_rights_str_mv openAccess
rights_invalid_str_mv http://creativecommons.org/licenses/by-nc-sa/4.0/
Creative Commons Attribution-NonCommercial-ShareAlike 4.0 International (CC BY-NC-SA 4.0)
dc.format.none.fl_str_mv application/pdf
dc.source.none.fl_str_mv reponame:SEDICI (UNLP)
instname:Universidad Nacional de La Plata
instacron:UNLP
reponame_str SEDICI (UNLP)
collection SEDICI (UNLP)
instname_str Universidad Nacional de La Plata
instacron_str UNLP
institution UNLP
repository.name.fl_str_mv SEDICI (UNLP) - Universidad Nacional de La Plata
repository.mail.fl_str_mv alira@sedici.unlp.edu.ar
_version_ 1842260654124171264
score 13.13397