A Verilog HDL digital architecture for delay calculation

Autores
Chacón-Rodríguez, A.; Martín-Pirchio, F. N.; Julian, Pedro Marcelo; Mandolesi, Pablo Sergio
Año de publicación
2007
Idioma
inglés
Tipo de recurso
artículo
Estado
versión publicada
Descripción
A method for the calculation of the delay between two digital signals with central frequencies in the range [20, 300] Hz is presented. The method performs a delay calculation in order to determine the bearing angle of a sound source. Computing accuracy is tested against a previous implementation of the Cross Correlation Derivative method. A Verilog RTL model of the method has been tested on a Xilinx® FPGA in order to evaluate the real performance of the method. Simulations of an ASIC design on a standard CMOS technology predict a power saving of about 25 times per delay stage over previous implementations.
Fil: Chacón-Rodríguez, A.. Universidad de Mar del Plata. Laboratorio de Componentes Electrónicos; Argentina
Fil: Martín-Pirchio, F. N.. Universidad Nacional del Sur. Departamento de Ingeniería Eléctrica y de Computadoras; Argentina
Fil: Julian, Pedro Marcelo. Consejo Nacional de Investigaciones Científicas y Técnicas. Centro Científico Tecnológico Conicet - Bahía Blanca. Instituto de Investigaciones en Ingeniería Eléctrica "Alfredo Desages". Universidad Nacional del Sur. Departamento de Ingeniería Eléctrica y de Computadoras. Instituto de Investigaciones en Ingeniería Eléctrica "Alfredo Desages"; Argentina
Fil: Mandolesi, Pablo Sergio. Universidad Nacional del Sur. Departamento de Ingeniería Eléctrica y de Computadoras; Argentina
Materia
VERILOG
FPGA
LOW POWER
DIGITAL CMOS VLSI
Nivel de accesibilidad
acceso abierto
Condiciones de uso
https://creativecommons.org/licenses/by-nc-sa/2.5/ar/
Repositorio
CONICET Digital (CONICET)
Institución
Consejo Nacional de Investigaciones Científicas y Técnicas
OAI Identificador
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Acceder
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Fil: Mandolesi, Pablo Sergio. Universidad Nacional del Sur. Departamento de Ingeniería Eléctrica y de Computadoras; Argentina
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