PLL Digital Multiplicador de Frecuencia integrado en un proceso CMOS estándar
- Autores
- Pacheco, Gonzalo Andrés
- Año de publicación
- 2011
- Idioma
- español castellano
- Tipo de recurso
- documento de conferencia
- Estado
- versión publicada
- Descripción
- En este trabajo se presenta el diseño y layout de un circuito multiplicador de una frecuencia de entrada de 10MHz para obtener una salida de 80MHz a través de un PLL (Phase Locked Loop: Lazo de Seguimiento de Fase) digital, utilizando la tecnología CMOS estándar de 0.6 μm.
Centro de Técnicas Analógico-Digitales - Materia
-
Ingeniería
Circuito multiplicador de la frecuencia - Nivel de accesibilidad
- acceso abierto
- Condiciones de uso
- http://creativecommons.org/licenses/by-nc-sa/4.0/
- Repositorio
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- Institución
- Universidad Nacional de La Plata
- OAI Identificador
- oai:sedici.unlp.edu.ar:10915/121930
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En este trabajo se presenta el diseño y layout de un circuito multiplicador de una frecuencia de entrada de 10MHz para obtener una salida de 80MHz a través de un PLL (Phase Locked Loop: Lazo de Seguimiento de Fase) digital, utilizando la tecnología CMOS estándar de 0.6 μm. |
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