PLL Digital Multiplicador de Frecuencia integrado en un proceso CMOS estándar - Pacheco, Gonzalo Andrés (2011)
En este trabajo se presenta el diseño y layout de un circuito multiplicador de una frecuencia de entrada de 10MHz para obtener una salida de 80MHz a través de un PLL (Phase Locked Loop: Lazo de Seguimiento de Fase) digital, utilizando la tecnología CMOS estándar de 0.6 μm.