VMEbus en FPGA
- Autores
- Achilli, F. E.; Gil, S. A.; Rapallini, José Antonio; Quijano, Antonio Adrián
- Año de publicación
- 2010
- Idioma
- español castellano
- Tipo de recurso
- documento de conferencia
- Estado
- versión publicada
- Descripción
- Se presenta el diseño del modulo de entada- salida del sistema de comunicación de datos VMEbus, cumpliendo con las especificaciones definidas en el estándar IEEE 1014-87 Revisión B.. En el desarrollo se utilizó estándares de comunicación, lenguajes de descripción de hardware, herramientas para el diseño de hardware-software, instrumental para la verificación del diseño y dispositivos lógicos programables para la implementación. El trabajo presenta el marco teórico, realiza la descripción general de la interfase y en particular el detalle del desarrollo de los bloques implementados, dando los conceptos necesarios para la comprensión del diseño en VHDL y su implementación en FPGA.
Centro de Técnicas Analógico-Digitales - Materia
-
Ingeniería
Diseño digital
FPGA
VMEbus - Nivel de accesibilidad
- acceso abierto
- Condiciones de uso
- http://creativecommons.org/licenses/by-nc-sa/4.0/
- Repositorio
.jpg)
- Institución
- Universidad Nacional de La Plata
- OAI Identificador
- oai:sedici.unlp.edu.ar:10915/121190
Ver los metadatos del registro completo
| id |
SEDICI_3f52075c5bd5fddd35fcd55d2d1ba1e9 |
|---|---|
| oai_identifier_str |
oai:sedici.unlp.edu.ar:10915/121190 |
| network_acronym_str |
SEDICI |
| repository_id_str |
1329 |
| network_name_str |
SEDICI (UNLP) |
| spelling |
VMEbus en FPGAAchilli, F. E.Gil, S. A.Rapallini, José AntonioQuijano, Antonio AdriánIngenieríaDiseño digitalFPGAVMEbusSe presenta el diseño del modulo de entada- salida del sistema de comunicación de datos VMEbus, cumpliendo con las especificaciones definidas en el estándar IEEE 1014-87 Revisión B.. En el desarrollo se utilizó estándares de comunicación, lenguajes de descripción de hardware, herramientas para el diseño de hardware-software, instrumental para la verificación del diseño y dispositivos lógicos programables para la implementación. El trabajo presenta el marco teórico, realiza la descripción general de la interfase y en particular el detalle del desarrollo de los bloques implementados, dando los conceptos necesarios para la comprensión del diseño en VHDL y su implementación en FPGA.Centro de Técnicas Analógico-Digitales2010-07info:eu-repo/semantics/conferenceObjectinfo:eu-repo/semantics/publishedVersionObjeto de conferenciahttp://purl.org/coar/resource_type/c_5794info:ar-repo/semantics/documentoDeConferenciaapplication/pdf104-109http://sedici.unlp.edu.ar/handle/10915/121190spainfo:eu-repo/semantics/altIdentifier/isbn/978-987-9374-65-8info:eu-repo/semantics/altIdentifier/url/http://www.lacie-unlam.org/uea2010/trabajos/uea2010_submission_32.pdfinfo:eu-repo/semantics/openAccesshttp://creativecommons.org/licenses/by-nc-sa/4.0/Creative Commons Attribution-NonCommercial-ShareAlike 4.0 International (CC BY-NC-SA 4.0)reponame:SEDICI (UNLP)instname:Universidad Nacional de La Platainstacron:UNLP2025-09-03T11:00:52Zoai:sedici.unlp.edu.ar:10915/121190Institucionalhttp://sedici.unlp.edu.ar/Universidad públicaNo correspondehttp://sedici.unlp.edu.ar/oai/snrdalira@sedici.unlp.edu.arArgentinaNo correspondeNo correspondeNo correspondeopendoar:13292025-09-03 11:00:52.415SEDICI (UNLP) - Universidad Nacional de La Platafalse |
| dc.title.none.fl_str_mv |
VMEbus en FPGA |
| title |
VMEbus en FPGA |
| spellingShingle |
VMEbus en FPGA Achilli, F. E. Ingeniería Diseño digital FPGA VMEbus |
| title_short |
VMEbus en FPGA |
| title_full |
VMEbus en FPGA |
| title_fullStr |
VMEbus en FPGA |
| title_full_unstemmed |
VMEbus en FPGA |
| title_sort |
VMEbus en FPGA |
| dc.creator.none.fl_str_mv |
Achilli, F. E. Gil, S. A. Rapallini, José Antonio Quijano, Antonio Adrián |
| author |
Achilli, F. E. |
| author_facet |
Achilli, F. E. Gil, S. A. Rapallini, José Antonio Quijano, Antonio Adrián |
| author_role |
author |
| author2 |
Gil, S. A. Rapallini, José Antonio Quijano, Antonio Adrián |
| author2_role |
author author author |
| dc.subject.none.fl_str_mv |
Ingeniería Diseño digital FPGA VMEbus |
| topic |
Ingeniería Diseño digital FPGA VMEbus |
| dc.description.none.fl_txt_mv |
Se presenta el diseño del modulo de entada- salida del sistema de comunicación de datos VMEbus, cumpliendo con las especificaciones definidas en el estándar IEEE 1014-87 Revisión B.. En el desarrollo se utilizó estándares de comunicación, lenguajes de descripción de hardware, herramientas para el diseño de hardware-software, instrumental para la verificación del diseño y dispositivos lógicos programables para la implementación. El trabajo presenta el marco teórico, realiza la descripción general de la interfase y en particular el detalle del desarrollo de los bloques implementados, dando los conceptos necesarios para la comprensión del diseño en VHDL y su implementación en FPGA. Centro de Técnicas Analógico-Digitales |
| description |
Se presenta el diseño del modulo de entada- salida del sistema de comunicación de datos VMEbus, cumpliendo con las especificaciones definidas en el estándar IEEE 1014-87 Revisión B.. En el desarrollo se utilizó estándares de comunicación, lenguajes de descripción de hardware, herramientas para el diseño de hardware-software, instrumental para la verificación del diseño y dispositivos lógicos programables para la implementación. El trabajo presenta el marco teórico, realiza la descripción general de la interfase y en particular el detalle del desarrollo de los bloques implementados, dando los conceptos necesarios para la comprensión del diseño en VHDL y su implementación en FPGA. |
| publishDate |
2010 |
| dc.date.none.fl_str_mv |
2010-07 |
| dc.type.none.fl_str_mv |
info:eu-repo/semantics/conferenceObject info:eu-repo/semantics/publishedVersion Objeto de conferencia http://purl.org/coar/resource_type/c_5794 info:ar-repo/semantics/documentoDeConferencia |
| format |
conferenceObject |
| status_str |
publishedVersion |
| dc.identifier.none.fl_str_mv |
http://sedici.unlp.edu.ar/handle/10915/121190 |
| url |
http://sedici.unlp.edu.ar/handle/10915/121190 |
| dc.language.none.fl_str_mv |
spa |
| language |
spa |
| dc.relation.none.fl_str_mv |
info:eu-repo/semantics/altIdentifier/isbn/978-987-9374-65-8 info:eu-repo/semantics/altIdentifier/url/http://www.lacie-unlam.org/uea2010/trabajos/uea2010_submission_32.pdf |
| dc.rights.none.fl_str_mv |
info:eu-repo/semantics/openAccess http://creativecommons.org/licenses/by-nc-sa/4.0/ Creative Commons Attribution-NonCommercial-ShareAlike 4.0 International (CC BY-NC-SA 4.0) |
| eu_rights_str_mv |
openAccess |
| rights_invalid_str_mv |
http://creativecommons.org/licenses/by-nc-sa/4.0/ Creative Commons Attribution-NonCommercial-ShareAlike 4.0 International (CC BY-NC-SA 4.0) |
| dc.format.none.fl_str_mv |
application/pdf 104-109 |
| dc.source.none.fl_str_mv |
reponame:SEDICI (UNLP) instname:Universidad Nacional de La Plata instacron:UNLP |
| reponame_str |
SEDICI (UNLP) |
| collection |
SEDICI (UNLP) |
| instname_str |
Universidad Nacional de La Plata |
| instacron_str |
UNLP |
| institution |
UNLP |
| repository.name.fl_str_mv |
SEDICI (UNLP) - Universidad Nacional de La Plata |
| repository.mail.fl_str_mv |
alira@sedici.unlp.edu.ar |
| _version_ |
1842260504079237120 |
| score |
13.13397 |