Implementación de softcore RISC-V en FPGA

• Autores: Bértolo, Nicolás Luciano; Jalil, Leandro Andrés; Kromer, Tomás Martin
• Año de publicación: 2021
• Idioma: español castellano
• Tipo de recurso: tesis de grado
• Colaborador/a o director/a de tesis: Rovaletti, Federico Tula; Abbate, Santiago
• Materia: Ingeniería, Ciencia y Tecnología; Softcore; RISC-V; Segmentación - Pipeline; AMBA – Arquitectura de bus de microcontrolador avanzada; FPGA – Hardware programable de alta velocidad; ISA – Set de instrucciones; Segmentation - Pipeline; AMBA - Advanced Microcontroller Bus Architecture; FPGA - High Speed Programmable Hardware; ISA - Instruction Set; Ingeniería, Ciencia y Tecnología
• Institución: Universidad Nacional de Río Negro

Fil: Bértolo, Nicolás Luciano. Universidad Nacional de Río Negro. Escuela de Producción, Tecnología y Medio Ambiente. Río Negro. Argentina.
Fil: Jalil, Leandro Andrés. Universidad Nacional de Río Negro. Escuela de Producción, Tecnología y Medio Ambiente. Río Negro. Argentina.
Fil: Kromer, Tomás Leandro. Universidad Nacional de Río Negro. Escuela de Producción, Tecnología y Medio Ambiente. Río Negro. Argentina.
This final integrative project consists of the development of a softcore that implements the RISC-V instruction set (ISA) in an FPCA. The softcore implementation is based on a pipeline type architecture and the complete system contains support for devices, interrupts, DRAM memory and interconnection to an AMBA bus, AXI4. Two of the peripherals implemented are an Ethernet MAC and a 16550 UART based on a Xilins IP core for each. The platform is capable of running Zephyr, an RTOS (Real Time Operating System), for which a driver that handles the Ethernet MAC was implemented, and through this, it is capable of connecting to an IPv4 network, requesting an IP address and run a Telnet server on it. The work carried out in this project includes the implementation of an automated continuous integration system, for the execution of the necessary steps for the compilation, synthesis, implementation and verification of the development.
Este proyecto final integrador consiste en el desarrollo de un softcore que implementa el conjunto de instrucciones (ISA) RISC-V en un FPCA. La implementación del softcore está basada en una arquitectura de tipo pipeline y el sistema completo contiene soporte para dispositivos, interrupciones, memoria DRAM e interconexión a un bus AMBA, AXI4. Dos de los periféricos implementados son una MAC Ethernet y una UART 16550 tomando como base un IP core de Xilins para cada uno. La plataforma es capaz de correr Zephyr, un RTOS (Sistema operativo de tiempo real), para el cual se implementó un driver que maneje el MAC Ethernet, y a través de este, es capaz de conectarse a una red IPv4, solicitar una dirección de IP y correr un servidor Telnet en ella. El trabajo llevado a cabo en este proyecto incluye la implementación de un sistema de integración continua automatizado, para la ejecución de los pasos necesarios para la compilación, síntesis, implementación y verificación del desarrollo.