Inyección de fallas en procesadores RISC-V para caracterizar nodos DTN

Autores
Edelstein, Adrián Marcelo
Año de publicación
2023
Idioma
español castellano
Tipo de recurso
tesis de grado
Estado
versión publicada
Colaborador/a o director/a de tesis
Ferreyra, Pablo A.
Descripción
Tesis (Lic. en Ciencias de la Computación)--Universidad Nacional de Córdoba, Facultad de Matemática, Astronomía, Física y Computación, 2023.
Fil: Edelstein, Adrián Marcelo. Universidad Nacional de Córdoba. Facultad de Matemática, Astronomía, Física y Computación; Argentina.
Los procesadores RISC-V de código abierto se están popularizando cada vez más aceleradamente en diversos campos de aplicación. El hecho de que son procesadores de arquitectura y de código abierto permite implementar diversas formas de caracterizar la confiabilidad y disponibilidad de los sistemas basados en ellos. En este trabajo se propone desarrollar primero una implementación simplificada de un procesador RISC-V. Luego describimos el desarrollo de una herramienta de inyección de fallas del tipo de alteración aleatorias de información en sus registros internos para encontrar la tasa de fallas que permite, mediante simples cálculos, obtener la confiabilidad del sistema, asumiendo ciertas condiciones de base. El siguiente paso consiste en aplicar dicha herramienta para caracterizar algoritmos simples programados en el procesador RISC-V previamente desarrollado para poder verificar el correcto funcionamiento de dicho inyector. El último paso del trabajo consiste en aplicar la herramienta de inyección de fallas para caracterizar un algoritmo para la generación de tablas de ruteo propios de un nodo DTN.
Open source RISC-V processors are becoming more popular at a faster rate in diverse field applications. The fact that these processors are open both in architecture and source code allows for the implementation of many tools to characterize the reliability and availability of systems that are based on them. We propose in this work developing first a simplified implementation of a RISC-V processor. Then we describe the development of a fault injection tool based on random information alterations on the internal registers of the processor. This allows us to calculate the error rate to describe the reliability of the system assuming certain starting conditions. The next step consists in applying said tool to characterize simple algorithms programmed for the developed RISC-V processor to verify the developed fault injector is working correctly. Lastly, using said fault injection tool, we study the runtime of a simple DTN routing algorithm running on the developed processor.
Fil: Edelstein, Adrián Marcelo. Universidad Nacional de Córdoba. Facultad de Matemática, Astronomía, Física y Computación; Argentina.
Materia
Organización de sistemas informáticos
Redes tolerantes a demoras
Pruebas de hardware
Computer systems organization
Delay tolerant networks
Reduced instruction set computing
RISC-V
Instruction set architecture
Hardware testing
Fault injection
Nivel de accesibilidad
acceso abierto
Condiciones de uso
Repositorio
Repositorio Digital Universitario (UNC)
Institución
Universidad Nacional de Córdoba
OAI Identificador
oai:rdu.unc.edu.ar:11086/551186

id RDUUNC_fec527f728d80fc55c7570c1b46ab823
oai_identifier_str oai:rdu.unc.edu.ar:11086/551186
network_acronym_str RDUUNC
repository_id_str 2572
network_name_str Repositorio Digital Universitario (UNC)
spelling Inyección de fallas en procesadores RISC-V para caracterizar nodos DTNEdelstein, Adrián MarceloOrganización de sistemas informáticosRedes tolerantes a demorasPruebas de hardwareComputer systems organizationDelay tolerant networksReduced instruction set computingRISC-VInstruction set architectureHardware testingFault injectionTesis (Lic. en Ciencias de la Computación)--Universidad Nacional de Córdoba, Facultad de Matemática, Astronomía, Física y Computación, 2023.Fil: Edelstein, Adrián Marcelo. Universidad Nacional de Córdoba. Facultad de Matemática, Astronomía, Física y Computación; Argentina.Los procesadores RISC-V de código abierto se están popularizando cada vez más aceleradamente en diversos campos de aplicación. El hecho de que son procesadores de arquitectura y de código abierto permite implementar diversas formas de caracterizar la confiabilidad y disponibilidad de los sistemas basados en ellos. En este trabajo se propone desarrollar primero una implementación simplificada de un procesador RISC-V. Luego describimos el desarrollo de una herramienta de inyección de fallas del tipo de alteración aleatorias de información en sus registros internos para encontrar la tasa de fallas que permite, mediante simples cálculos, obtener la confiabilidad del sistema, asumiendo ciertas condiciones de base. El siguiente paso consiste en aplicar dicha herramienta para caracterizar algoritmos simples programados en el procesador RISC-V previamente desarrollado para poder verificar el correcto funcionamiento de dicho inyector. El último paso del trabajo consiste en aplicar la herramienta de inyección de fallas para caracterizar un algoritmo para la generación de tablas de ruteo propios de un nodo DTN.Open source RISC-V processors are becoming more popular at a faster rate in diverse field applications. The fact that these processors are open both in architecture and source code allows for the implementation of many tools to characterize the reliability and availability of systems that are based on them. We propose in this work developing first a simplified implementation of a RISC-V processor. Then we describe the development of a fault injection tool based on random information alterations on the internal registers of the processor. This allows us to calculate the error rate to describe the reliability of the system assuming certain starting conditions. The next step consists in applying said tool to characterize simple algorithms programmed for the developed RISC-V processor to verify the developed fault injector is working correctly. Lastly, using said fault injection tool, we study the runtime of a simple DTN routing algorithm running on the developed processor.Fil: Edelstein, Adrián Marcelo. Universidad Nacional de Córdoba. Facultad de Matemática, Astronomía, Física y Computación; Argentina.Ferreyra, Pablo A.2023-09info:eu-repo/semantics/bachelorThesisinfo:eu-repo/semantics/publishedVersionhttp://purl.org/coar/resource_type/c_7a1finfo:ar-repo/semantics/tesisDeGradoapplication/pdfhttp://hdl.handle.net/11086/551186spainfo:eu-repo/semantics/openAccessreponame:Repositorio Digital Universitario (UNC)instname:Universidad Nacional de Córdobainstacron:UNC2025-09-29T13:42:06Zoai:rdu.unc.edu.ar:11086/551186Institucionalhttps://rdu.unc.edu.ar/Universidad públicaNo correspondehttp://rdu.unc.edu.ar/oai/snrdoca.unc@gmail.comArgentinaNo correspondeNo correspondeNo correspondeopendoar:25722025-09-29 13:42:07.184Repositorio Digital Universitario (UNC) - Universidad Nacional de Córdobafalse
dc.title.none.fl_str_mv Inyección de fallas en procesadores RISC-V para caracterizar nodos DTN
title Inyección de fallas en procesadores RISC-V para caracterizar nodos DTN
spellingShingle Inyección de fallas en procesadores RISC-V para caracterizar nodos DTN
Edelstein, Adrián Marcelo
Organización de sistemas informáticos
Redes tolerantes a demoras
Pruebas de hardware
Computer systems organization
Delay tolerant networks
Reduced instruction set computing
RISC-V
Instruction set architecture
Hardware testing
Fault injection
title_short Inyección de fallas en procesadores RISC-V para caracterizar nodos DTN
title_full Inyección de fallas en procesadores RISC-V para caracterizar nodos DTN
title_fullStr Inyección de fallas en procesadores RISC-V para caracterizar nodos DTN
title_full_unstemmed Inyección de fallas en procesadores RISC-V para caracterizar nodos DTN
title_sort Inyección de fallas en procesadores RISC-V para caracterizar nodos DTN
dc.creator.none.fl_str_mv Edelstein, Adrián Marcelo
author Edelstein, Adrián Marcelo
author_facet Edelstein, Adrián Marcelo
author_role author
dc.contributor.none.fl_str_mv Ferreyra, Pablo A.
dc.subject.none.fl_str_mv Organización de sistemas informáticos
Redes tolerantes a demoras
Pruebas de hardware
Computer systems organization
Delay tolerant networks
Reduced instruction set computing
RISC-V
Instruction set architecture
Hardware testing
Fault injection
topic Organización de sistemas informáticos
Redes tolerantes a demoras
Pruebas de hardware
Computer systems organization
Delay tolerant networks
Reduced instruction set computing
RISC-V
Instruction set architecture
Hardware testing
Fault injection
dc.description.none.fl_txt_mv Tesis (Lic. en Ciencias de la Computación)--Universidad Nacional de Córdoba, Facultad de Matemática, Astronomía, Física y Computación, 2023.
Fil: Edelstein, Adrián Marcelo. Universidad Nacional de Córdoba. Facultad de Matemática, Astronomía, Física y Computación; Argentina.
Los procesadores RISC-V de código abierto se están popularizando cada vez más aceleradamente en diversos campos de aplicación. El hecho de que son procesadores de arquitectura y de código abierto permite implementar diversas formas de caracterizar la confiabilidad y disponibilidad de los sistemas basados en ellos. En este trabajo se propone desarrollar primero una implementación simplificada de un procesador RISC-V. Luego describimos el desarrollo de una herramienta de inyección de fallas del tipo de alteración aleatorias de información en sus registros internos para encontrar la tasa de fallas que permite, mediante simples cálculos, obtener la confiabilidad del sistema, asumiendo ciertas condiciones de base. El siguiente paso consiste en aplicar dicha herramienta para caracterizar algoritmos simples programados en el procesador RISC-V previamente desarrollado para poder verificar el correcto funcionamiento de dicho inyector. El último paso del trabajo consiste en aplicar la herramienta de inyección de fallas para caracterizar un algoritmo para la generación de tablas de ruteo propios de un nodo DTN.
Open source RISC-V processors are becoming more popular at a faster rate in diverse field applications. The fact that these processors are open both in architecture and source code allows for the implementation of many tools to characterize the reliability and availability of systems that are based on them. We propose in this work developing first a simplified implementation of a RISC-V processor. Then we describe the development of a fault injection tool based on random information alterations on the internal registers of the processor. This allows us to calculate the error rate to describe the reliability of the system assuming certain starting conditions. The next step consists in applying said tool to characterize simple algorithms programmed for the developed RISC-V processor to verify the developed fault injector is working correctly. Lastly, using said fault injection tool, we study the runtime of a simple DTN routing algorithm running on the developed processor.
Fil: Edelstein, Adrián Marcelo. Universidad Nacional de Córdoba. Facultad de Matemática, Astronomía, Física y Computación; Argentina.
description Tesis (Lic. en Ciencias de la Computación)--Universidad Nacional de Córdoba, Facultad de Matemática, Astronomía, Física y Computación, 2023.
publishDate 2023
dc.date.none.fl_str_mv 2023-09
dc.type.none.fl_str_mv info:eu-repo/semantics/bachelorThesis
info:eu-repo/semantics/publishedVersion
http://purl.org/coar/resource_type/c_7a1f
info:ar-repo/semantics/tesisDeGrado
format bachelorThesis
status_str publishedVersion
dc.identifier.none.fl_str_mv http://hdl.handle.net/11086/551186
url http://hdl.handle.net/11086/551186
dc.language.none.fl_str_mv spa
language spa
dc.rights.none.fl_str_mv info:eu-repo/semantics/openAccess
eu_rights_str_mv openAccess
dc.format.none.fl_str_mv application/pdf
dc.source.none.fl_str_mv reponame:Repositorio Digital Universitario (UNC)
instname:Universidad Nacional de Córdoba
instacron:UNC
reponame_str Repositorio Digital Universitario (UNC)
collection Repositorio Digital Universitario (UNC)
instname_str Universidad Nacional de Córdoba
instacron_str UNC
institution UNC
repository.name.fl_str_mv Repositorio Digital Universitario (UNC) - Universidad Nacional de Córdoba
repository.mail.fl_str_mv oca.unc@gmail.com
_version_ 1844618918726991872
score 13.070432