Consistencia de ejecución: una propuesta no cache coherente

• Autores: García, Rafael B.; Ardenghi, Jorge Raúl
• Año de publicación: 2005
• Idioma: español castellano
• Tipo de recurso: documento de conferencia
• Materia: Ciencias Informáticas; DSM memoria compartida distribuida; Shared memory; modelos de consistencia de memoria; Cache memories; coherencia de cache
• Institución: Universidad Nacional de La Plata

La presencia de uno o varios niveles de memoria cache en los procesadores modernos, cuyo objetivo es reducir el tiempo efectivo de acceso a memoria, adquiere especial relevancia en un ambiente multiprocesador del tipo DSM dado el mucho mayor costo de las referencias a memoria en módulos remotos. Claramente, el protocolo de coherencia de cache debe responder al modelo de consistencia de memoria adoptado. El modelo secuencial SC, aceptado generalmente como el más natural, junto a una serie de modelos más relajados como consistencia de procesador PC, release RC, y más recientemente Java, asumen coherencia de cache. Existen, aunque en proporción mucho menor, otros modelos como el Dag y el location consistency LC que prescinden del requerimiento de coherencia. En este trabajo, analizadas las limitaciones que impone a nivel de hardware y software la coherencia, formulamos un nuevo modelo no cache coherente y un protocolo eficiente de cache para soportarlo. Este modelo, al cual referiremos como consistencia de ejecución EC, permite una ejecución secuencialmente consistente con programas paralelos libre de carrera, data race free, y en los casos de operaciones asincrónicas posibilita un comportamiento asimilable al del modelo Slow, lo cual lo tornaría válido para aplicaciones no sincronizadas
VI Workshop de Procesamiento Distribuido y Paralelo (WPDP)
Red de Universidades con Carreras en Informática (RedUNCI)