Descripción VHDL de una arquitectura RISC

Autores
Martínez Belot, Luis José Javier; Leyes, Daniel Alejandro
Año de publicación
2007
Idioma
español castellano
Tipo de recurso
tesis de grado
Estado
versión aceptada
Colaborador/a o director/a de tesis
Villagarcía Wanza, Horacio A.
Descripción
En este trabajo de investigación se realizará la descripción de un procesador RISC elemental existente en el mercado en lenguaje VHDL (Very High Speed Integrated Circuit Hardware Description Language), realizando un estudio de tiempo de ejecución de las instrucciones del procesador, análisis del comportamiento y capacidades del mismo mediante la simulación de los módulos descriptos. Una vez obtenida la descripción del microprocesador se efectuará la compilación y síntesis restringida del procesador descrito en un dispositivo de lógica programable de la familia FLEX 10K de ALTERA incluidos en el University Program Design Laboratory Package. Además, se realizará un análisis de tiempos de respuesta del procesador, espacio físico utilizado en el dispositivo y eficiencia del mismo, que permita obtener una medición de la fidelidad del procesador descrito. Desarrollos propuestos - Descripción de un procesador RISC en lenguaje VHDL. - Efectuar simulaciones del procesador descrito analizando su funcionamiento y comportamiento. - Realizar una compilación y síntesis del procesador en un dispositivo de lógica programable. - Analizar los resultados obtenidos en la simulación y en la síntesis del procesador. Resultado esperado Lograr la síntesis en un dispositivo de lógica programable de un procesador elemental descrito en un lenguaje de descripción de hardware.
Licenciado en Informática
Universidad Nacional de La Plata
Facultad de Informática
Materia
Ciencias Informáticas
aplicaciones informáticas
arquitectura de software
Nivel de accesibilidad
acceso abierto
Condiciones de uso
http://creativecommons.org/licenses/by/4.0/
Repositorio
SEDICI (UNLP)
Institución
Universidad Nacional de La Plata
OAI Identificador
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Acceder
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