Crono TDC : diseño e implementación de un Time to Digital Converter en FPGA.

Autores
Rodríguez, Julián Nicolás
Año de publicación
2023
Idioma
español castellano
Tipo de recurso
tesis de grado
Estado
versión aceptada
Colaborador/a o director/a de tesis
Álvarez, Nicolás
Izraelevitch, Federico
Descripción
Proyecto Final Integrador
En este trabajo se presenta el proyecto Crono TDC, el cual consiste en el diseño, implementación y validación de un Time to Digital Converter (TDC) con la capacidad de medir eventos de hasta 5 ns. Estos dispositivos son utilizados para medir intervalos de tiempo pequeños (en el orden de los nanosegundos o picosegundos). A lo largo del proyecto, se diseñó el Register-Transfer Level (RTL) de un TDC basado en múltiples fases de reloj utilizando circuitos Input SERializer DESErializer (ISERDESE) los cuales son primitivos de la Field Programmable Gate Array (FPGA) en la cual se realizó la implementación. Debido a las características propias de su arquitectura, este TDC puede poseer una gran cantidad de canales. El core se diseñó para ser operado con comandos enviados a través de un puerto serie utilizando un protocolo de entramado determinado. Ciertos parámetros del TDC pueden ser configurados con estos comandos como, por ejemplo, la ventana de tiempo de la medición. Durante el desarrollo del proyecto, se ejecutaron ensayos en los cuales se inyectaron señales conocidas con pulsos de 5 ns en las entradas del TDC y luego se reconstruyeron a partir de la información almacenada en su memoria. En estas pruebas, el TDC se sincronizó con una frecuencia de reloj de 100 MHz, logrando una resolución de 2,5 ns y un error de cuantización de 5 ns. Además, se diseñó un Printed Circuit Board (PCB) con una FPGA XC7A35T-2CSG324I el cual posee 19 canales Low Voltage Differential Signaling (LVDS) expuestos en un conector FPGA Mezzanine Card (FMC) de alta velocidad, dos osciladores de 100 MHz y una interfaz Universal Serial Bus (USB) 2.0. Dicho hardware respeta la especificación CubeSat Kit PCB [1] lo cual sienta las bases para un diseño de TDC que puede ser utilizado en Cubesats.
Fil: Rodríguez, Julián Nicolás. Universidad Nacional de San Martín. Escuela de Ciencia y Tecnología; Buenos Aires, Argentina.
Materia
PROYECTO CRONO TDC
DISPOSITIVO MEDICIÓN DE TIEMPO
INTERVALOS DE NANO SEGUNDOS
CIRCUITOS ISERDESE
ESPECIFICACIÓN CUBESAT KIT PCB
Nivel de accesibilidad
acceso abierto
Condiciones de uso
http://creativecommons.org/licenses/by-nc-sa/2.5/ar/
Repositorio
Repositorio Institucional (UNSAM)
Institución
Universidad Nacional de General San Martín
OAI Identificador
oai:ri.unsam.edu.ar:123456789/2491

id RIUNSAM_63e5fe9f967566cad25e9bc6955f39a2
oai_identifier_str oai:ri.unsam.edu.ar:123456789/2491
network_acronym_str RIUNSAM
repository_id_str s
network_name_str Repositorio Institucional (UNSAM)
spelling Crono TDC : diseño e implementación de un Time to Digital Converter en FPGA.Rodríguez, Julián NicolásPROYECTO CRONO TDCDISPOSITIVO MEDICIÓN DE TIEMPOINTERVALOS DE NANO SEGUNDOSCIRCUITOS ISERDESEESPECIFICACIÓN CUBESAT KIT PCBProyecto Final IntegradorEn este trabajo se presenta el proyecto Crono TDC, el cual consiste en el diseño, implementación y validación de un Time to Digital Converter (TDC) con la capacidad de medir eventos de hasta 5 ns. Estos dispositivos son utilizados para medir intervalos de tiempo pequeños (en el orden de los nanosegundos o picosegundos). A lo largo del proyecto, se diseñó el Register-Transfer Level (RTL) de un TDC basado en múltiples fases de reloj utilizando circuitos Input SERializer DESErializer (ISERDESE) los cuales son primitivos de la Field Programmable Gate Array (FPGA) en la cual se realizó la implementación. Debido a las características propias de su arquitectura, este TDC puede poseer una gran cantidad de canales. El core se diseñó para ser operado con comandos enviados a través de un puerto serie utilizando un protocolo de entramado determinado. Ciertos parámetros del TDC pueden ser configurados con estos comandos como, por ejemplo, la ventana de tiempo de la medición. Durante el desarrollo del proyecto, se ejecutaron ensayos en los cuales se inyectaron señales conocidas con pulsos de 5 ns en las entradas del TDC y luego se reconstruyeron a partir de la información almacenada en su memoria. En estas pruebas, el TDC se sincronizó con una frecuencia de reloj de 100 MHz, logrando una resolución de 2,5 ns y un error de cuantización de 5 ns. Además, se diseñó un Printed Circuit Board (PCB) con una FPGA XC7A35T-2CSG324I el cual posee 19 canales Low Voltage Differential Signaling (LVDS) expuestos en un conector FPGA Mezzanine Card (FMC) de alta velocidad, dos osciladores de 100 MHz y una interfaz Universal Serial Bus (USB) 2.0. Dicho hardware respeta la especificación CubeSat Kit PCB [1] lo cual sienta las bases para un diseño de TDC que puede ser utilizado en Cubesats.Fil: Rodríguez, Julián Nicolás. Universidad Nacional de San Martín. Escuela de Ciencia y Tecnología; Buenos Aires, Argentina.Universidad Nacional de San Martín. Escuela de Ciencia y Tecnología.Álvarez, NicolásIzraelevitch, Federico2023info:eu-repo/semantics/acceptedVersioninfo:eu-repo/semantics/bachelorThesishttp://purl.org/coar/resource_type/c_7a1finfo:ar-repo/semantics/trabajoFinalDeGradoapplication/pdf147 p.application/pdfRodríguez, J. N. (2023) Crono TDC : diseño e implementación de un Time to Digital Converter en FPGA. Universidad Nacional de San Martín. Escuela de Ciencia y Tecnología.TING ESCYT 2023 RJNhttp://ri.unsam.edu.ar/handle/123456789/2491spaARG2023info:eu-repo/semantics/openAccesshttp://creativecommons.org/licenses/by-nc-sa/2.5/ar/Creative Commons Atribución-NoComercial-CompartirIgual 2.5 Argentina (CC BY-NC-SA 2.5)reponame:Repositorio Institucional (UNSAM)instname:Universidad Nacional de General San Martín2025-09-29T14:31:11Zoai:ri.unsam.edu.ar:123456789/2491instacron:UNSAMInstitucionalhttp://ri.unsam.edu.arUniversidad públicaNo correspondehttp://ri.unsam.edu.ar/oai/lpastran@unsam.edu.arArgentinaNo correspondeNo correspondeNo correspondeopendoar:s2025-09-29 14:31:19.623Repositorio Institucional (UNSAM) - Universidad Nacional de General San Martínfalse
dc.title.none.fl_str_mv Crono TDC : diseño e implementación de un Time to Digital Converter en FPGA.
title Crono TDC : diseño e implementación de un Time to Digital Converter en FPGA.
spellingShingle Crono TDC : diseño e implementación de un Time to Digital Converter en FPGA.
Rodríguez, Julián Nicolás
PROYECTO CRONO TDC
DISPOSITIVO MEDICIÓN DE TIEMPO
INTERVALOS DE NANO SEGUNDOS
CIRCUITOS ISERDESE
ESPECIFICACIÓN CUBESAT KIT PCB
title_short Crono TDC : diseño e implementación de un Time to Digital Converter en FPGA.
title_full Crono TDC : diseño e implementación de un Time to Digital Converter en FPGA.
title_fullStr Crono TDC : diseño e implementación de un Time to Digital Converter en FPGA.
title_full_unstemmed Crono TDC : diseño e implementación de un Time to Digital Converter en FPGA.
title_sort Crono TDC : diseño e implementación de un Time to Digital Converter en FPGA.
dc.creator.none.fl_str_mv Rodríguez, Julián Nicolás
author Rodríguez, Julián Nicolás
author_facet Rodríguez, Julián Nicolás
author_role author
dc.contributor.none.fl_str_mv Álvarez, Nicolás
Izraelevitch, Federico
dc.subject.none.fl_str_mv PROYECTO CRONO TDC
DISPOSITIVO MEDICIÓN DE TIEMPO
INTERVALOS DE NANO SEGUNDOS
CIRCUITOS ISERDESE
ESPECIFICACIÓN CUBESAT KIT PCB
topic PROYECTO CRONO TDC
DISPOSITIVO MEDICIÓN DE TIEMPO
INTERVALOS DE NANO SEGUNDOS
CIRCUITOS ISERDESE
ESPECIFICACIÓN CUBESAT KIT PCB
dc.description.none.fl_txt_mv Proyecto Final Integrador
En este trabajo se presenta el proyecto Crono TDC, el cual consiste en el diseño, implementación y validación de un Time to Digital Converter (TDC) con la capacidad de medir eventos de hasta 5 ns. Estos dispositivos son utilizados para medir intervalos de tiempo pequeños (en el orden de los nanosegundos o picosegundos). A lo largo del proyecto, se diseñó el Register-Transfer Level (RTL) de un TDC basado en múltiples fases de reloj utilizando circuitos Input SERializer DESErializer (ISERDESE) los cuales son primitivos de la Field Programmable Gate Array (FPGA) en la cual se realizó la implementación. Debido a las características propias de su arquitectura, este TDC puede poseer una gran cantidad de canales. El core se diseñó para ser operado con comandos enviados a través de un puerto serie utilizando un protocolo de entramado determinado. Ciertos parámetros del TDC pueden ser configurados con estos comandos como, por ejemplo, la ventana de tiempo de la medición. Durante el desarrollo del proyecto, se ejecutaron ensayos en los cuales se inyectaron señales conocidas con pulsos de 5 ns en las entradas del TDC y luego se reconstruyeron a partir de la información almacenada en su memoria. En estas pruebas, el TDC se sincronizó con una frecuencia de reloj de 100 MHz, logrando una resolución de 2,5 ns y un error de cuantización de 5 ns. Además, se diseñó un Printed Circuit Board (PCB) con una FPGA XC7A35T-2CSG324I el cual posee 19 canales Low Voltage Differential Signaling (LVDS) expuestos en un conector FPGA Mezzanine Card (FMC) de alta velocidad, dos osciladores de 100 MHz y una interfaz Universal Serial Bus (USB) 2.0. Dicho hardware respeta la especificación CubeSat Kit PCB [1] lo cual sienta las bases para un diseño de TDC que puede ser utilizado en Cubesats.
Fil: Rodríguez, Julián Nicolás. Universidad Nacional de San Martín. Escuela de Ciencia y Tecnología; Buenos Aires, Argentina.
description Proyecto Final Integrador
publishDate 2023
dc.date.none.fl_str_mv 2023
dc.type.none.fl_str_mv info:eu-repo/semantics/acceptedVersion
info:eu-repo/semantics/bachelorThesis
http://purl.org/coar/resource_type/c_7a1f
info:ar-repo/semantics/trabajoFinalDeGrado
status_str acceptedVersion
format bachelorThesis
dc.identifier.none.fl_str_mv Rodríguez, J. N. (2023) Crono TDC : diseño e implementación de un Time to Digital Converter en FPGA. Universidad Nacional de San Martín. Escuela de Ciencia y Tecnología.
TING ESCYT 2023 RJN
http://ri.unsam.edu.ar/handle/123456789/2491
identifier_str_mv Rodríguez, J. N. (2023) Crono TDC : diseño e implementación de un Time to Digital Converter en FPGA. Universidad Nacional de San Martín. Escuela de Ciencia y Tecnología.
TING ESCYT 2023 RJN
url http://ri.unsam.edu.ar/handle/123456789/2491
dc.language.none.fl_str_mv spa
language spa
dc.rights.none.fl_str_mv info:eu-repo/semantics/openAccess
http://creativecommons.org/licenses/by-nc-sa/2.5/ar/
Creative Commons Atribución-NoComercial-CompartirIgual 2.5 Argentina (CC BY-NC-SA 2.5)
eu_rights_str_mv openAccess
rights_invalid_str_mv http://creativecommons.org/licenses/by-nc-sa/2.5/ar/
Creative Commons Atribución-NoComercial-CompartirIgual 2.5 Argentina (CC BY-NC-SA 2.5)
dc.format.none.fl_str_mv application/pdf
147 p.
application/pdf
dc.coverage.none.fl_str_mv ARG
2023
dc.publisher.none.fl_str_mv Universidad Nacional de San Martín. Escuela de Ciencia y Tecnología.
publisher.none.fl_str_mv Universidad Nacional de San Martín. Escuela de Ciencia y Tecnología.
dc.source.none.fl_str_mv reponame:Repositorio Institucional (UNSAM)
instname:Universidad Nacional de General San Martín
reponame_str Repositorio Institucional (UNSAM)
collection Repositorio Institucional (UNSAM)
instname_str Universidad Nacional de General San Martín
repository.name.fl_str_mv Repositorio Institucional (UNSAM) - Universidad Nacional de General San Martín
repository.mail.fl_str_mv lpastran@unsam.edu.ar
_version_ 1844621919700123648
score 12.559606