Dependências de controle em arquiteturas super escalares e mecanismos para o seu tratamento

Autores
Navaux, Philippe O. A.; Santos, Rafael R. dos
Año de publicación
1997
Idioma
portugués
Tipo de recurso
documento de conferencia
Estado
versión publicada
Descripción
Este trabalho analisa as dependências de controle em arquiteturas Super Escalares. Neste contexto, este trabalho avalia as limita cões fundamentais do desempenho de processadores pipeline e superescalares dando ênfase as dependências de controle. Por este motivo, as principais t écnicas empregadas na redu cão do custo de desvios são discutidas e os resultados esperados, assim como os problemas envolvidos em cada uma das t ecnicas, são analisados. Por m, apresentamos sugestoes e tendencias na arquitetura de processadores paralelos a n vel de instru cão.
This work analizes the superscalar processors control dependency. In this context, this work analizes the fundamental limitations in the performance of pipelined and superscalar processors foccusing the control dependency. Thus, the basic schemes used to reduce the branch penalties are discussed and the expected results and problems are analized. Finally, suggestions and trends in the instruction-level parallel processors architecture are discussed.
Eje: Procesamiento distribuido y paralelo. Tratamiento de señales
Red de Universidades con Carreras en Informática (RedUNCI)
Materia
Ciencias Informáticas
Distributed
Dependências de Controle
Architectures
Parallel processing
Arquiteturas Super Escalares
Mecanismos para o seu Tratamento
Nivel de accesibilidad
acceso abierto
Condiciones de uso
http://creativecommons.org/licenses/by-nc-sa/2.5/ar/
Repositorio
SEDICI (UNLP)
Institución
Universidad Nacional de La Plata
OAI Identificador
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This work analizes the superscalar processors control dependency. In this context, this work analizes the fundamental limitations in the performance of pipelined and superscalar processors foccusing the control dependency. Thus, the basic schemes used to reduce the branch penalties are discussed and the expected results and problems are analized. Finally, suggestions and trends in the instruction-level parallel processors architecture are discussed.
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