Ordenamiento óptimo de las fases de un convertidor multifásico de potencia mediante FPGA

• Autores: Moviglia, Javier Hernán
• Año de publicación: 2020
• Idioma: español castellano
• Tipo de recurso: tesis de grado
• Colaborador/a o director/a de tesis: Antoszczuk, Pablo Daniel
• Materia: Convertidores energía eléctrica; Convertidores DC/DC interleaved; Armónicas; Plataforma digital en una FPGA (modelado y descripción en VHDL)
• Institución: Universidad Nacional de Mar del Plata. Facultad de Ingeniería

Los convertidores DC/DC interleaved son muy utilizados cuando se requiere controlar elevadas corrientes de forma eficiente. Esto se debe a la posibilidad de dividir la corriente entre N fases. Sin embargo, las ventajas obtenidas mediante el uso de este tipo de convertidores, como reducción en el ripple total ∆it y aumento de la frecuencia en N veces respecto a la frecuencia de conmutación, se ven deterioradas ante desbalances entre los inductores de fase. Dichos desbalances generan diferentes amplitudes en los ripples de fase, que al ser sumadas, dan lugar a un ∆it de mayor amplitud y con componentes armónicas de menor frecuencia. Consecuentemente, las exigencias de filtrado se incrementan. Este problema puede ser mitigado a partir de un ordenamiento adecuado de las fases del convertidor. En Antoszczuk et al. se propone un método para hallar el ordenamiento ´óptimo de las fases de un convertidor operando en modo de conducción continua, de forma tal de minimizar el contenido de frecuencia de conmutación y sus armónicos en ∆it. El ordenamiento se realiza empleando técnicas de algoritmos gen éticos, a partir de las cuales se logra obtener una secuencia ´optima que minimiza un funcional relacionado con la amplitud del ripple total. Esta propuesta fue validada a través de simulaciones. En esta tesis se desarrolla la implementación practica del método mencionado, la cual comprende el desarrollo del hardware de adquisición (acondicionamiento de señales y conversión analógica a digital), y el diseño de la plataforma digital en una FPGA (modelado y descripción en VHDL). Por ´último, se presentan ensayos experimentales y de simulación para validar la implementación propuesta
Fil: Moviglia, Javier Hernán. Universidad Nacional de Mar del Plata. Facultad de Ingeniería; Argentina