Arquitecturas de complejidad reducida para la compensación electrónica de la dispersión en sistemas de comunicaciones de alta velocidad - Pola, Ariel Luis (2016)
Como resultado del constante aumento del tráfico de información, en los últimos años la industria de las telecomunicaciones ha evolucionado de manera vertiginosa. Este hecho exige el diseño de nuevos transceptores de comunicaciones digitales que permitan aumentar la velocidad de procesamiento. Este incremento de velocidad en combinación con las limitaciones del ancho de banda del canal de comunicaciones, exacerban los efectos de la interferencia inter-símbolo (Intersymbol Interference - ISI). Para compensar este efecto se requiere implementar en el receptor potentes esquemas de ecualización. El ecualizador realimentado por decisiones (Decison Feedback Equalizer - DFE) representa una de técnicas de ecualización más utilizadas en la industria. El DFE se caracteriza por tener una buena relación entre desempeño y complejidad. Desafortunadamente, su aplicación en sistemas de alta velocidad ha sido limitada debido a la elevada complejidad que aparece cuando se utilizan técnicas de procesamiento en paralelo como resultado de la existencia de lazos realimentados. En particular, la complejidad de las técnicas existentes incrementa exponencialmente con la memoria del canal. Esto lleva a restringir el uso de este tipo de ecualizadores para una ISI moderada. La presente Tesis propone un nuevo esquema de ecualización iterativo de complejidad reducida para receptores de alta velocidad. El nuevo ecualizador directo asistido por decisiones (Decision FeedForward Equalizer - DFFE) permite obtener un rendimiento similar al DFE pero con una arquitectura paralelizable cuya complejidad aumenta cuadráticamente con la memoria del canal. Para canales con gran ISI, esto se traduce en una drástica reducción de la complejidad en comparación con el DFE. La idea central detrás del DFFE, es la iteración de decisiones tentativas para mejorar la precisión de la estimación de la ISI. Para investigar el desempeño del nuevo receptor se desarrolla un estudio teórico y se lo verifica por exhaustivas simulaciones en computadora. Como una segunda contribución de la Tesis se presenta un detallado análisis de complejidad del procesamiento y además se realiza la implementación en FPGA del DFFE en paralelo. Este estudio permite demostrar los importantes beneficios que tiene utilizar una arquitectura de implementación directa (forward) y además verificar experimentalmente el desempeño del DFFE. Todas estas ventajas convierten al DFFE en una excelente opción para receptores de sistemas de comunicaciones digitales de alta velocidad.