A PWL ASIC design for maximum throughput

Autores
Lifschitz, Omar D.; Julian, Pedro Marcelo; Agamennoni, Osvaldo Enrique
Año de publicación
2013
Idioma
inglés
Tipo de recurso
documento de conferencia
Estado
versión publicada
Descripción
This paper presents the design of a digital architecture for a Simplicial piecewise linear (PWL) integrated circuit (IC). This design maximizes the IC throughput by using an enhanced pipeline architecture and taking advantage of the maximum memory device performance.
Fil: Lifschitz, Omar D.. Consejo Nacional de Investigaciones Científicas y Técnicas. Centro Científico Tecnológico Conicet - Bahía Blanca. Instituto de Investigaciones en Ingeniería Eléctrica "Alfredo Desages". Universidad Nacional del Sur. Departamento de Ingeniería Eléctrica y de Computadoras. Instituto de Investigaciones en Ingeniería Eléctrica "Alfredo Desages"; Argentina
Fil: Julian, Pedro Marcelo. Consejo Nacional de Investigaciones Científicas y Técnicas. Centro Científico Tecnológico Conicet - Bahía Blanca. Instituto de Investigaciones en Ingeniería Eléctrica "Alfredo Desages". Universidad Nacional del Sur. Departamento de Ingeniería Eléctrica y de Computadoras. Instituto de Investigaciones en Ingeniería Eléctrica "Alfredo Desages"; Argentina
Fil: Agamennoni, Osvaldo Enrique. Consejo Nacional de Investigaciones Científicas y Técnicas. Centro Científico Tecnológico Conicet - Bahía Blanca. Instituto de Investigaciones en Ingeniería Eléctrica "Alfredo Desages". Universidad Nacional del Sur. Departamento de Ingeniería Eléctrica y de Computadoras. Instituto de Investigaciones en Ingeniería Eléctrica "Alfredo Desages"; Argentina
7th Argentine School of Micro-Nanoelectronics, Technology and Applications
Buenos Aires
Argentina
Universidad Tecnológica Nacional
Institute of Electrical and Electronics Engineers
Materia
Digital architecture
PWL
NOE
Nivel de accesibilidad
acceso abierto
Condiciones de uso
https://creativecommons.org/licenses/by-nc-sa/2.5/ar/
Repositorio
CONICET Digital (CONICET)
Institución
Consejo Nacional de Investigaciones Científicas y Técnicas
OAI Identificador
oai:ri.conicet.gov.ar:11336/238689
Acceder
id CONICETDig_19466bc533a76f00576ff4d915b063fb
oai_identifier_str oai:ri.conicet.gov.ar:11336/238689
network_acronym_str CONICETDig
repository_id_str 3498
network_name_str CONICET Digital (CONICET)
spelling A PWL ASIC design for maximum throughputLifschitz, Omar D.Julian, Pedro MarceloAgamennoni, Osvaldo EnriqueDigital architecturePWLNOEhttps://purl.org/becyt/ford/2.2https://purl.org/becyt/ford/2This paper presents the design of a digital architecture for a Simplicial piecewise linear (PWL) integrated circuit (IC). This design maximizes the IC throughput by using an enhanced pipeline architecture and taking advantage of the maximum memory device performance.Fil: Lifschitz, Omar D.. Consejo Nacional de Investigaciones Científicas y Técnicas. Centro Científico Tecnológico Conicet - Bahía Blanca. Instituto de Investigaciones en Ingeniería Eléctrica "Alfredo Desages". Universidad Nacional del Sur. Departamento de Ingeniería Eléctrica y de Computadoras. Instituto de Investigaciones en Ingeniería Eléctrica "Alfredo Desages"; ArgentinaFil: Julian, Pedro Marcelo. Consejo Nacional de Investigaciones Científicas y Técnicas. Centro Científico Tecnológico Conicet - Bahía Blanca. Instituto de Investigaciones en Ingeniería Eléctrica "Alfredo Desages". Universidad Nacional del Sur. Departamento de Ingeniería Eléctrica y de Computadoras. Instituto de Investigaciones en Ingeniería Eléctrica "Alfredo Desages"; ArgentinaFil: Agamennoni, Osvaldo Enrique. Consejo Nacional de Investigaciones Científicas y Técnicas. Centro Científico Tecnológico Conicet - Bahía Blanca. Instituto de Investigaciones en Ingeniería Eléctrica "Alfredo Desages". Universidad Nacional del Sur. Departamento de Ingeniería Eléctrica y de Computadoras. Instituto de Investigaciones en Ingeniería Eléctrica "Alfredo Desages"; Argentina7th Argentine School of Micro-Nanoelectronics, Technology and ApplicationsBuenos AiresArgentinaUniversidad Tecnológica NacionalInstitute of Electrical and Electronics EngineersInstitute of Electrical and Electronics Engineers2013info:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/conferenceObjectCongresoBookhttp://purl.org/coar/resource_type/c_5794info:ar-repo/semantics/documentoDeConferenciaapplication/pdfapplication/pdfhttp://hdl.handle.net/11336/238689A PWL ASIC design for maximum throughput; 7th Argentine School of Micro-Nanoelectronics, Technology and Applications; Buenos Aires; Argentina; 2013; 92-95978-9-8719-0744-1CONICET DigitalCONICETenginfo:eu-repo/semantics/altIdentifier/url/http://ieeexplore.ieee.org/xpl/mostRecentIssue.jsp?punumber=6602018Internacionalinfo:eu-repo/semantics/openAccesshttps://creativecommons.org/licenses/by-nc-sa/2.5/ar/reponame:CONICET Digital (CONICET)instname:Consejo Nacional de Investigaciones Científicas y Técnicas2025-09-03T09:49:55Zoai:ri.conicet.gov.ar:11336/238689instacron:CONICETInstitucionalhttp://ri.conicet.gov.ar/Organismo científico-tecnológicoNo correspondehttp://ri.conicet.gov.ar/oai/requestdasensio@conicet.gov.ar; lcarlino@conicet.gov.arArgentinaNo correspondeNo correspondeNo correspondeopendoar:34982025-09-03 09:49:56.161CONICET Digital (CONICET) - Consejo Nacional de Investigaciones Científicas y Técnicasfalse
dc.title.none.fl_str_mv A PWL ASIC design for maximum throughput
title A PWL ASIC design for maximum throughput
spellingShingle A PWL ASIC design for maximum throughput
Lifschitz, Omar D.
Digital architecture
PWL
NOE
title_short A PWL ASIC design for maximum throughput
title_full A PWL ASIC design for maximum throughput
title_fullStr A PWL ASIC design for maximum throughput
title_full_unstemmed A PWL ASIC design for maximum throughput
title_sort A PWL ASIC design for maximum throughput
dc.creator.none.fl_str_mv Lifschitz, Omar D.
Julian, Pedro Marcelo
Agamennoni, Osvaldo Enrique
author Lifschitz, Omar D.
author_facet Lifschitz, Omar D.
Julian, Pedro Marcelo
Agamennoni, Osvaldo Enrique
author_role author
author2 Julian, Pedro Marcelo
Agamennoni, Osvaldo Enrique
author2_role author
author
dc.subject.none.fl_str_mv Digital architecture
PWL
NOE
topic Digital architecture
PWL
NOE
purl_subject.fl_str_mv https://purl.org/becyt/ford/2.2
https://purl.org/becyt/ford/2
dc.description.none.fl_txt_mv This paper presents the design of a digital architecture for a Simplicial piecewise linear (PWL) integrated circuit (IC). This design maximizes the IC throughput by using an enhanced pipeline architecture and taking advantage of the maximum memory device performance.
Fil: Lifschitz, Omar D.. Consejo Nacional de Investigaciones Científicas y Técnicas. Centro Científico Tecnológico Conicet - Bahía Blanca. Instituto de Investigaciones en Ingeniería Eléctrica "Alfredo Desages". Universidad Nacional del Sur. Departamento de Ingeniería Eléctrica y de Computadoras. Instituto de Investigaciones en Ingeniería Eléctrica "Alfredo Desages"; Argentina
Fil: Julian, Pedro Marcelo. Consejo Nacional de Investigaciones Científicas y Técnicas. Centro Científico Tecnológico Conicet - Bahía Blanca. Instituto de Investigaciones en Ingeniería Eléctrica "Alfredo Desages". Universidad Nacional del Sur. Departamento de Ingeniería Eléctrica y de Computadoras. Instituto de Investigaciones en Ingeniería Eléctrica "Alfredo Desages"; Argentina
Fil: Agamennoni, Osvaldo Enrique. Consejo Nacional de Investigaciones Científicas y Técnicas. Centro Científico Tecnológico Conicet - Bahía Blanca. Instituto de Investigaciones en Ingeniería Eléctrica "Alfredo Desages". Universidad Nacional del Sur. Departamento de Ingeniería Eléctrica y de Computadoras. Instituto de Investigaciones en Ingeniería Eléctrica "Alfredo Desages"; Argentina
7th Argentine School of Micro-Nanoelectronics, Technology and Applications
Buenos Aires
Argentina
Universidad Tecnológica Nacional
Institute of Electrical and Electronics Engineers
description This paper presents the design of a digital architecture for a Simplicial piecewise linear (PWL) integrated circuit (IC). This design maximizes the IC throughput by using an enhanced pipeline architecture and taking advantage of the maximum memory device performance.
publishDate 2013
dc.date.none.fl_str_mv 2013
dc.type.none.fl_str_mv info:eu-repo/semantics/publishedVersion
info:eu-repo/semantics/conferenceObject
Congreso
Book
http://purl.org/coar/resource_type/c_5794
info:ar-repo/semantics/documentoDeConferencia
status_str publishedVersion
format conferenceObject
dc.identifier.none.fl_str_mv http://hdl.handle.net/11336/238689
A PWL ASIC design for maximum throughput; 7th Argentine School of Micro-Nanoelectronics, Technology and Applications; Buenos Aires; Argentina; 2013; 92-95
978-9-8719-0744-1
CONICET Digital
CONICET
url http://hdl.handle.net/11336/238689
identifier_str_mv A PWL ASIC design for maximum throughput; 7th Argentine School of Micro-Nanoelectronics, Technology and Applications; Buenos Aires; Argentina; 2013; 92-95
978-9-8719-0744-1
CONICET Digital
CONICET
dc.language.none.fl_str_mv eng
language eng
dc.relation.none.fl_str_mv info:eu-repo/semantics/altIdentifier/url/http://ieeexplore.ieee.org/xpl/mostRecentIssue.jsp?punumber=6602018
dc.rights.none.fl_str_mv info:eu-repo/semantics/openAccess
https://creativecommons.org/licenses/by-nc-sa/2.5/ar/
eu_rights_str_mv openAccess
rights_invalid_str_mv https://creativecommons.org/licenses/by-nc-sa/2.5/ar/
dc.format.none.fl_str_mv application/pdf
application/pdf
dc.coverage.none.fl_str_mv Internacional
dc.publisher.none.fl_str_mv Institute of Electrical and Electronics Engineers
publisher.none.fl_str_mv Institute of Electrical and Electronics Engineers
dc.source.none.fl_str_mv reponame:CONICET Digital (CONICET)
instname:Consejo Nacional de Investigaciones Científicas y Técnicas
reponame_str CONICET Digital (CONICET)
collection CONICET Digital (CONICET)
instname_str Consejo Nacional de Investigaciones Científicas y Técnicas
repository.name.fl_str_mv CONICET Digital (CONICET) - Consejo Nacional de Investigaciones Científicas y Técnicas
repository.mail.fl_str_mv dasensio@conicet.gov.ar; lcarlino@conicet.gov.ar
_version_ 1842269002374578176
score 13.13397

Publicaciones similares